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Puerto Patida und das Leben am Limit der Soundspuren
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Python Gradual Typing: The Good, The Bad and the Ugly
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Kommunale Plattformen nachhaltig gestalten: Vorstellung eines Kriterienkatalogs
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Time to review the conference days and say goodbye

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The nextpnr FOSS FPGA place-and-route tool
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WLAN. Planung, Bau, Inbetriebnahme, Abnahme.
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Wer Funk kennt, nimmt Kabel.

End-to-end formal ISA verification of RISC-V processors with riscv-formal
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Freifunk für Einsteiger - Freies WLAN überall und frei!
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Home Control ein No-Cloud IOT-System
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Wie Corona ein 6 Jahres altes Projekt zum Release führte

Aufmerksamkeits-Ökonomie auf Social Media
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Ganeti – ein (humoristischer) Erfahrungsbericht
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Verilog Synthesis and more with Yosys
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Formal Verification of Verilog HDL with Yosys-SMTBMC
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Fakes & Bots
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Alles Fake?
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Über die Pluralität von Falschmeldungen.

Digitale Kultur in und für Berlin
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CDR-Slam - Bühne frei für digitale Verantwortung!
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A Free and Open Source Verilog-to-Bitstream Flow for iCE40 FPGAs
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Mit Digitalisierung zur Verkehrswende? - Chancen und Grenzen
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Nicht öffentlich.
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Ein Geheimdienst als Zeuge. Szenen aus dem…